MIPI CSI-2 Receiver IP Core

MIPI CSI-2 is one of the most widely used camera sensor interfaces. Many applications require the connection to an FPGA for advanced image pre-processing and further transfer to a host system. Sensor to Image’s MIPI CSI-2 Receiver IP core provides a solution for decoding video streams from CSI-2 sensors in a AMD FPGA. It uses a companion IP core, provided by AMD, implementing the MIPI D-PHY physical interface. The D-PHY receiver is connected to the CSI-2 sensor using the PHY-Protocol Interface (PPI). 为缩短开发时间，MIPI CSI-2 接收器 IP 核提供完整的工作参考设计，包括 Sensor to Image 的 MVDK 和 IMX274 MIPI FMC 模块。

The core is delivered with a complete reference design for S2I’s MVDK with a Zynq Ultrascale+ FPGA and an IMX274 MIPI FMC module. Since the physical interface is abstracted by the AMD D-PHY core, it is easy to port the design to other FPGA platforms like for example the 7 series AMD FPGAs.

• 独立于 FPGA 技术
• PPI 接口连接到以不同方式实现的 D-PHY
• 可配置为 1、2 或 4 个数据通道
• 任意通道速率
• RAW8、RAW10、RAW12、RAW14、RAW16 标准 MIPI 数据类型
• 嵌入式数据解码
• 支持直接输出重新排序的字节流，无需像素解包
• AXI4-Lite 从控制接口

MIPI CSI-2 接收器 IP 核以加密 VHDL 形式提供。也可以作为 VHDL 源代码提供。与 Xilinx Artix7、Kintex7、Zynq7、Ultrascale+ FPGA 兼容。 MIPI CSI-2 接收器 IP 软件库以对象文件形式提供。也可以作为 C 源代码提供。

此核由五个主要部分组成。通道管理与数据包引擎一起接收并行字节通道，提取控制信息，实现通道对准和字节重新排序，最后提供对准的有效载荷字节流。像素解包器从这些字节流中提取像素数据类型。输出像素时钟调整将像素流转换为输出时钟域。 控制接口包含一组控制和状态寄存器，可由 CPU 通过 AXI4-Lite 从接口访问。