CoaXPress IP Core

CoaXPress-IP-Core für FPGA

Im Überblick
  • Mit Bauteilen der AMD 7-Serie (und höher) und Intel Cyclone V-Devices (und höher) kompatibel
  • Vorab kompatibel mit Microchip PolarFire
  • Kompakt, anpassbar
  • Unterstützt Geschwindigkeiten von 1 Gbit/s bis über 40 Gbit/s
  • Funktionierendes Referenzdesign ist im Lieferumfang enthalten



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Ein Produkt von Sensor to Image
Ein Produkt von Sensor to Image


Top-Level-Design

Die erste Komponente des IP-Cores ist das Top-Level-Design. Dies ist eine Schnittstelle zwischen externer Hardware (Imager, Sensoren, CXP PHY) und der internen Datenverarbeitung des FPGA. Wir liefern dieses Modul als VHDL-Quellcode, der an kundenspezifische Hardware angepasst werden kann.


CoaXPress-Steuerungsschnittstelle

Die CXP-Steuerungsschnittstelle empfängt und sendet alle Daten vom Steuerungskanal, vom und zum CXP PHY und implementiert den Steuerungskanal entsprechend der CXP-Spezifikation.


MVDK (Machine Vision Development Kit) für CoaXPress
MVDK (Machine Vision Development Kit) für CoaXPress

Das MVDK Development Kit von Sensor to Image ist ein flexibles Evaluierungstool für Machine-Vision-Anwendungen. Es unterstützt Referenzdesigns von CoaXPress-Hosts und -Devices für verschiedene FPGA-Module von Enclustra mit Intel- und AMD-FPGAs.


Beschreibung des CoaXPress-IP-Cores

CoaXPress (CXP) ist ein Standard-Kommunikationsprotokoll für Vision-Anwendungen auf Basis der weit verbreiteten Koaxialkabel. Es dient als einfache Schnittstelle zwischen Kameras und Framegrabbern und unterstützt den Softwarestandard GenICam. Sensor to Image bietet eine Reihe von IP-Cores und ein Entwicklungsframework für die Entwicklung von FPGA-basierten Transmittern mit CoaXPress-Schnittstelle. Aufgrund der Geschwindigkeit von CXP benötigen Sender eine schnelle FPGA-basierte Implementierung des integrierten CXP-Core unter Verwendung von integrierten Transceivern. CXP-Cores sind mit Bauteilen der AMD 7-Serie (und höher), Intel Cyclone 10-Devices (und höher) und der Microchip PolarFire-Serie kompatibel.


Videoerfassungsmodul

Das Videoerfassungsmodul des Referenzdesigns simuliert eine Kamera mit einem Testmustergenerator. Dieses Modul wird als VHDL-Quellcode geliefert und muss durch eine Sensorschnittstelle sowie Pixelverarbeitungslogik im endgültigen Kameradesign ersetzt werden.


FPGA-integrierte CPU

Eine FPGA-integrierte CPU (MicroBlaze, NIOS, ARM) wird für mehrere zeitunkritische Steuerungs- und Konfigurationsaufgaben im CXP-Empfänger- oder Transmitter-Core verwendet. Diese Software ist in C geschrieben und kann vom Kunden erweitert werden.


Funktionierendes Referenzdesign

S2I liefert seine CXP-FPGA-Lösung als funktionierendes Referenzdesign zusammen mit FPGA-IP-Cores. Dies minimiert die Entwicklungszeit und ermöglicht beste Leistung bei geringem Platzbedarf und dennoch ausreichend Flexibilität zur Anpassung des Designs. Cores von Sensor to Image sind kompakt und bieten ausreichend Platz im FPGA für Ihre Anwendung.


CoaXPress-Streamingschnittstelle

Die CXP-Streamingschnittstelle empfängt alle Daten, die der Videosensor an den CXP PHY sendet. Die volle Geschwindigkeit im Streamingkanal entspricht der CXP-Spezifikation.


Benutzerdefinierte Konfiguration

Einige Teile des Designs (z. B. die CXP-Steuerungsprotokollbibliothek) werden nur als Binärdateien, andere Teile dagegen als Quellcode geliefert. Das Design-Framework enthält alle erforderlichen Designdateien und Cores, Vivado- oder Quartus-Projektdateien. Es ist als CXP-Kamerasystem mit konfigurierbarem Testmuster-Generator konfiguriert. Dieses System wird als Referenzdesign für eine standardmäßige Evaluierungskarte geliefert. Das Referenzdesign verwendet die Entwicklungstools von AMD oder Intel (nicht im Lieferumfang enthalten).