MIPI CSI-2 Receiver IP Core

MIPI CSI-2는 가장 널리 사용되는 카메라 센서 인터페이스 중 하나입니다. 많은 애플리케이션에서 고급 이미지 전처리와 이후 호스트 시스템으로의 전송을 위해 FPGA와의 연결을 필요로 합니다. Sensor to Image의 MIPI CSI-2 수신기 IP 코어는 Xilinx FPGA에서 CSI-2 센서로부터의 비디오 스트림 디코딩을 위한 솔루션을 제공합니다. 또한 MIPI D-PHY 물리적 인터페이스를 구현하는 Xilinx에서 제공하는 동반 IP 코어를 사용합니다. D-PHY 수신기는 PHY 프로토콜 인터페이스(PPI)를 사용하여 CSI-2 센서에 연결됩니다. 개발 시간을 단축하기 위해, MIPI CSI-2 수신기 IP 코어는 Sensor to Image의 MVDK 및 IMX274 MIPI FMC 모듈을 포함하는 작업 레퍼런스 디자인과 함께 제공됩니다.

이 코어는 S2I의 MVDK(Zynq Ultrascale+ FPGA 및 IMX274 MIPI FMC 모듈 포함)을 위한 전체 레퍼런스 디자인과 함께 제공됩니다. 물리적인 인터페이스가 Xilinx D-PHY 코어에 의해 추출되기 때문에, 7 시리즈 Xilinx FPGA 같은 다양한 FPGA 플랫폼에 디자인을 이식하기가 쉽습니다.

• FPGA 기술 독립적
• 다양한 D-PHY 구현에 연결하는 PPI 인터페이스
• 1, 2 또는 4개의 데이터 레인으로 구성 가능
• 모든 레인 등급
• RAW8, RAW10, RAW12, RAW14, RAW16 표준 MIPI 데이터 유형
• 내장된 데이터 디코딩
• 픽셀 언패킹없이 재순서된 바이트 스트림의 직접 출력
• AXI4-Lite 슬레이브 컨트롤 인터페이스

MIPI CSI-2 수신기 IP 코어는 암호화된 VHDL로 제공됩니다. 이 코어는 선택적으로 VHDL 소스 코드로 이용할 수 있고, Xilinx Artix7, Kintex7, Zynq7 및 Ultrascale+ FPGA와 호환됩니다. MIPI CSI-2 수신기 IP 소프트웨어 라이브러리는 오브젝트 파일로 제공됩니다. 이 라이브러리는 선택적으로 C 소스 코드로 이용할 수 있습니다.

코어는 다섯 가지 주요 부분으로 구성됩니다. 패킷 엔진과 함께 레인 관리는 병렬 바이트 레인을 수신하고, 컨트롤 정보를 추출하고, 레인 정렬 및 바이트 순서 재지정을 구현하고, 마지막으로 정렬된 페이로드 바이트 스트림을 제공합니다. 픽셀 언패커는 이러한 바이트 스트림에서 픽셀 데이터 유형을 추출합니다. 출력 픽셀 클락 조정은 픽셀 스트림을 출력 클락 도메인으로 변환합니다. 컨트롤 인터페이스에는 AXI4-Lite 슬레이브 인터페이스를 사용하여 CPU에 의해 액세스될 수 있는 제어 및 상태 레지스터 세트가 포함되어 있습니다.