Sensor IP-Cores

IP-Cores für Sony Pregius Sub-LVDS- und MIPI CSI-2-Bildsensoren

At a glance
  • Deserialisierung und Decodierung von Bildsensordaten
  • Softwarebibliothek zur Sensorkonfiguration
  • Kompatibel mit Xilinx-FPGAs
  • Lieferung mit Referenzdesign für schnelle Entwicklungen
 
IMX Pregius IP Core

IP-Core für Sony Pregius Sub-LVDS-Bildsensoren

 
MIPI CSI-2 Receiver IP Core

IP-Core für MIPI CSI-2-Imager

Ein Produkt von Sensor to Image
Ein Produkt von Sensor to Image


Kürzere Markteinführungszeit

Anbieter von Machine-Vision-Kameras reduzieren die Markteinführungszeit mit Transportschicht-IP-Cores und verlassen sich auf Sensor to Image, um mit Fortschritten in Technologie und bei Standards Schritt zu halten.
To stream images from the camera to the host, several modern standards of vision transport layers exist. The most powerful ones (GigE Vision, USB3, CoaXPress, ...) may however appear complex and evolving. Compressing months of development work, Sensor to Image’s IP Cores enable machine vision companies to build FPGA-based products following these standards, delivering the highest possible performance in a small footprint while minimizing development time.


Beschreibung vom IMX Pregius-IP-Core

IMX Pregius von Sony ist eine Serie weitverbreiteter hochwertiger CMOS-Bildsensoren. Der IMX Pregius-IP-Core von S2I unterstützt diese Sensoren und kann ihre Daten lesen sowie auch steuern. Er wird als Referenzdesign mit einem FMC-Modul geliefert, das mit dem MVDK und FPGA-Standardevaluierungskits von S2I kompatibel ist. Zusammen bieten sie eine einfache Möglichkeit, eine Kamera zu designen.


Beschreibung vom MIPI CSI-2-IP-Core

MIPI CSI-2 ist eine der weitverbreitetsten Kamerasensor-Schnittstellen. Für viele Anwendungen ist eine Verbindung zu einem FPGA erforderlich, um eine erweiterte Bildvorverarbeitung und Weiterleitung an ein Hostsystem zu ermöglichen. Der MIPI CSI-2 Receiver IP-Core von Sensor to Image bietet eine Lösung zum Decodieren der Videostreams von CSI-2-Sensoren in einem Xilinx FPGA. Es verwendet einen zweiten IP-Core, der von Xilinx verfügbar ist, für die Implementierung der physischen MIPI D-PHY-Schnittstelle. Der D-PHY-Empfänger wird über das PHY-Protocol Interface (PPI) mit dem CSI-2-Sensor verbunden. Um die Entwicklungszeit zu verkürzen wird der MIPI CSI-2 Receiver IP-Core mit einem vollständigen funktionierenden Referenzdesign einschließlich MVDK und einem IMX274 MIPI FMC-Modul von Sensor to Image geliefert.


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